1. Prozessor zum Erzeugen einer Walsh-Transformierten durch im
wesentlichen gleichzeitiges Berechnen von M Kombinationen von M
Eingangswerten, wobei M = 2N, N ist eine positive Ganzzahl, gilt,
und wobei die Eingangswerte Binärwerte in ZweierkomplementdarÂxad
stellung sind, aufweisend:
a) N elektrisch in Reihe geschaltete Stufen (11, 12), wobei jede
Stufe ein Kreuznetzwerk (11) aus M in einem vorbestimmten
Muster zu einem Satz (12) von M/2-Butterfly-Schaltungen elekÂxad
trisch miteinander verbunden Leitern (1) aufweist, wobei jede
Butterfly-Schaltung (12) eine Einrichtung zum Berechnen einer
Summe und einer Differenz von zwei durch das Kreuznetzwerk
(11) jeder Butterfly-Schaltung (12) entsprechend vorgelegten
Werten aufweist und die Summe und die Differenz entspreÂxad
chenden Leitern (I) des Kreuznetzwerks (11) der nächsten Stufe
(11, 12) vorlegt, b) wobei die einem Kreuznetzwerk (11) einer ersten Stufe (11-1,
12-1) vorgelegten Eingangswerte (S) seriell und mit den nieÂxad
drigstwertigsten Bit zuerst vorgelegt werden, und wobei die
Walsh-Transformierte (W) der Eingangswerte durch Butterfly-SchalÂxad
tungen (12-N) einer N-ten Stufe seriell und im wesentliÂxad
chen gleichzeitig damit hergestellt werden.

2. Prozessor nach Anspruch 1, dadurch gekennzeichnet, daÃx9f jedes
Kreuznetzwerk (11) M Leiter aufweist, die überlappend in einem
Muster in mindestens zwei auf einem Halbleitersubstrat angeordÂxad
neten leitfähigen Schichten angeordnet sind, wobei die leitfähigen
Schichten durch eine isolierende Schicht getrennt sind.

3. Prozessor nach Anspruch 2, dadurch gekennzeichnet, daÃx9f die
Muster von mindestens zwei der Kreuznetzwerke (11) im wesentliÂxad
chen identisch sind.

4. Prozessor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet,
daÃx9f die Recheneinrichtung einen seriellen Addierer (120) und einen
seriellen Subtrahierer (138) aufweist, und daÃx9f der serielle Addierer
(128) eine Einrichtung zum Speichern eines durch den Addierer
(128) bestimmten Ãx9cbertragsbits aufweist, und daÃx9f der serielle SubÂxad
trahierer (138) eine Einrichtung zum Speichern eines durch den
Subtrahierer bestimmten Ãx9cbertragsbits aufweist.

5. Prozessor nach Anspruch 4, dadurch gekennzeichnet, daÃx9f jede
Ãx9cbertragsbit-Speichereinrichtung ein dynamisches Logik-Netzwerk
mit
a) einem ersten Schalter zum selektiven Verbinden des festgeÂxad
legten Ãx9cbertragsbits mit einem ersten Inverter, b) einem seriell und selektiv durch einen zweiten Schalter mit
dem ersten Inverter verbundenen zweiten Inverter, und c) einem dritten Schalter zum selektiven Verbinden des zweiten
Inverters mit einem Ãx9cbertrags-Eingang eines seriellen AddieÂxad
rers oder seriellen Subtrahierers entsprechend der Ãx9cbertragsbit-SpeicherÂxad
einrichtung aufweist, d) wobei die Schalter im wesentlichen gleichzeitig mit der VorÂxad
lage der Bits an dem entsprechenden seriellen Addierer oder
seriellen Subtrahierer betätigt werden.

6. Prozessor nach Anspruch 4 oder 5, dadurch gekennzeichnet, daÃx9f
jeder der seriellen Addierer (120) und seriellen Subtrahierer (138)
eine Einrichtung zum Initialisieren der entsprechenden Ãx9cbertragsbits
auf vorbestimmte Werte aufweist.

7. Prozessor nach Anspruch 6, dadurch gekennzeichnet, daÃx9f der
serielle Subtrahierer (138) einen zweiten seriellen Addierer (120)
und eine Einrichtung (140) zum Invertieren eines vorbestimmten
Wertes von den beiden durch das Kreuznetzwerk (11) des SubtrahieÂxad
rers (138) vorgelegten Werten aufweist.

8. Prozessor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet,
daÃx9f die Recheneinrichtung einen kombinierten seriellen Addierer/-SubÂxad
trahierer (160) mit einer Einrichtung zum Speichern eines AdÂxad
dierer-Ãx9cbertragsbits und einer Einrichtung zum Speichern eines
Subtrahierer-Ãx9cbertragsbits aufweist.

9. Prozessor nach Anspruch 8, dadurch gekennzeichnet, daÃx9f jede
Ãx9cbertragsbit-Speichereinrichtung ein dynamisches Logiknetzwerk
mit
a) einem ersten Schalter zum selektiven Verbinden des entspreÂxad
chenden Ãx9cbertragsbits mit einem ersten Inverter, b) einem seriell mit dem ersten Inverter verbundenen zweiten
Inverter sowie c) einem zweiten Schalter zum selektiven Verbinden des zweiten
Inverters mit einen entsprechenden Ãx9cbertrags-Eingang aufÂxad
weist, wobei d) die Schalter im wesentlichen gleichzeitig mit der Vorlage der
Bits an die dem kombinierten seriellen Addierer/Subtrahierer
entsprechenden Ãx9cbertragsbits-Speichereinrichtungen betätigt
werden

10. Prozessor nach Anspruch 8 oder 9, dadurch gekennzeichnet, daÃx9f
der kombinierte serielle Addierer/Subtrahierer (160) eine EinrichÂxad
tung zum Initialisieren des Addierer-Ãx9cbertragsbits auf einen ersten
vorbestimmten Wert und eine Einrichtung zum Initialisieren des
Subtrahierer-Ãx9cbertragsbits zu einem zweiten vorbestimmten Wert
aufweist.']